การออกแบบและการสร้างแบบจำลองวงจรรวมดิจิตอลด้วยภาษา Verilog HDL, ภาควิชาวิศวกรรมไฟฟ้า คณะวิศวกรรมศาสตร์ มหาวิทยาลัยสงขลานครินทร์,

ปีการศึกษา ภาคการศึกษา รหัสวิชา ชื่อ Subject Name
2558 3 212-532 การออกแบบวงจรรวมดิจิตอลด้วย ภาษาบรรยาย DIGITAL VLSI CIRCUIT DESIGN BY HDL